8086的引脚功能以及基本知识.docx

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1、8086微处理器由哪几部分组成？各部分的功能是什么？【解】:按功能可分为两部分:总线接口单元BlU(BUSInterfaceUnit)和执行单元EU(ExecutionUnit)。总线接口单元BlU是8086CPU在存储器和I/O设备之间的接口部件，负责对全部引脚的操作，即8086对存储器和I/O设备的全部操作都是由BIU完成的。全部对外部总线的操作都必需有正确的地址和适当的限制信号，BIU中的各部件主要是围绕这个目标设计的。它供应了16位双向数据总线，20位地址总线和若干条限制总线。其具体任务是：负责从内存单元中预取指令，并将它们送到指令队列缓冲器暂存。CPU执行指令时，总线接口单元要协作执

2、行单元，从指定的内存单元或I/O端口中取出数据传送给执行单元，或者把执行单元的处理结果传送到指定的内存单元或I/O端口中。执行单元EU中包含1个16位的运算器A1.U,8个16位的寄存器，1个16位标记寄存器FR,1个运算暂存器和执行单元的限制电路。这个单元进行全部指令的说明和执行，同时管理上述有关的寄存器。EU对指令的执行是从取指令操作码起先的，它从总线接口单元的指令队列缓冲器中每次取一个字节。假如指令队列缓冲器中是空的，WJEU就要等待BIU通过外部总线从存储器中取得指令并送到EU,通过译码电路分析，发出相应限制吩咐，限制A1.U数据总线中数据的流向。8086的基本总线周期为4个时钟周期，

3、每个时钟周期间隔称为一个T状态Tl状态：BlU（总线接口部件）将RAM或I/O地址放在地址/数据夏用总线（A/D）上。T2状态：读总线周期：A/D总线为接收数据做准备。变更线路的方向。写总线周期：A/D总线上形成待写的数据，且保持到总线周期的结束（T4）。T3,T4:对于读或写总线周期，AD总线上均为数据。还有插入等待周期Tw:当RAV或I/O接口速度不够时，T3及T4之间可插入等待状态TwTi:当InU无访问操作数和取指令的任务时，8086不执行总线操作,总线周期处于空闲状态TiOGNDADl4ADBADUADllADlAD9ADtAD7INTICHGND.AD3ADl5678108086H

4、CPU1213141516171819204039383736353433323130292827262524232221VCC(5V)1.AD1SAD16/S3HAD11S4AD18/S5她9S1iiBHE/S7m-IM/MXRD一HO1.D(WlGT0)DA(QGT1)WR(1.OCK)hMi)IOTR(Si)DEN(So)I一迎(QSo)-IMTA(QSl)TEST- IREADY- IESET在最小模式中引脚定义AD15AD0(AddressDataBUS：16位地址/数据总线，分时复用。传输地址时三态输出，传输数据时三态双向输入/输出。在总线周期Tl状态，CPU在这些引脚上输出存储器

5、或I/O端口的地址，在T2T4状态，用来传送数据，在中断响应及系统总线“保持响应”周期一，AD15AD0被置成高阻状态。A19S6-A16S3(AddressZStatus)：地址/状态线，三态，输出，分时复用。在Tl状态作地址线用，A19A16及A15AO一起构成20位物理地址，可访问存储器IM字节。当CPU访问I/O短口时，A19A16为“0”，在T2T4状态作状态线用，S6S3输出状态信息。BHES7(BusHighEnable/Status)：高8位数据线允许/状态信号，三态输出，低电平有效。16位数据传送时在Tl状态，用BHE指出高8位数据总线上数据有效,用ADO地址线指出低8位数据

6、线上数据有效。在T2T4状态S7输出状态信息，在“保持响应”周期被置成高阻状态。MN/MX(MinimunZMaximun)：最小/最大工作模式选择信号，输入。当MN/MK接+5V时，CPU工作在最小模式，当MN/MX接地时，CPU工作在最大模式。由M/IO信号区分读存储器或I/O端口，在读总线周期的Tl,T2,TW状态，RD为低电平。在“保持响应”周期，被置成高阻状态。WR(Write)：写选通信号，三态，输出，低电平有效。由M/10信号区分写存储器或0端口，在读总线周期的Tl,T2,TN状态，WR为低电平。在DMA方式时，被置成高阻状态。MI0(Memory/InputandOutput)

7、：存储器或I/O端口限制信号，三态，输出。M/I0信号为高电平常，表示CPU正在访问存储器，信号为低电平常，表示CPU正在访问I/O端口。一般在前一个总线周期的T4状态，有效，直到本周期的T4状态为止。在DMA方式时，M/I0置为高阻状态。A1.E(Address1.atchEnable)：地址锁存允许信号，输出,高电平有效。作地址锁存器8282/8283的片选信号。DEN(DataEnable)：数据允许信号，输出，低电平有效。在最小模式系统中，有时利用数据收发器8286/8287来增加数据驱动实力，DEN用来作数据收发器8286/8287的输出允许信号。在DMA工作方式时，被置成高阻状态。

8、DT/R(DataTransmit/Receivc):数据发送/收发限制信号,三态，输出。DT/R用来限制数据收发器8286/8287的数据传送方向。READY(Ready)：准备就绪信号，输入，高电平有效。在T3状态结束后CPU插入一个或几个TW暂停状态，直到READY信号有效后，才进入T4状态，完成数据传送过程。RESET(Reset)：复位信号，输入，高电平有效。CPU收到更位信号后，停止现行操作，并初始化段寄存器DS,SS,ES,标记寄存器PSW,指令指针IP和指令队列,而使CS=FFFFHeRESET信号至少保持4个时钟周期以上的高电F,当它变成低电平常，CPU执行重启动过程，808

9、6/8088将从地址FFFFOH起先执行指令。INTR(InterruptReqUeSt):可屏蔽中断请求信号，输入,电平触发，高电平有效。当外设接口向CPU发出中断申请时，INTR信号变成高电平.INTA(InterruptAcknowledge)：中断响应信号,输出，低电平有效。在中断响应总线周期T2,T3,TW状态，CPU发出两个INTA负脉冲，第一个负脉冲通知外设接口已响应它的中断请求，外设接口收到其次个负脉冲信号后，向数据总线沙锅内放中断类型号。NMI(Non-MaskableInterruptRequest)：不行屏蔽中断请求信号，输入，边沿触发，正跳变有效。此类中断请求不受中断允

10、许标记位IF的影响，也不能用软件进行屏蔽。一旦收到信号，在当前指令执行完后，Fl动引起类型2中断。经常处理电源掉点的紧急状况。TEST(Test)：测试信号,输入，低电平有效。HO1.D(HoIdReqUeSt):总线保持请求信号，输入，高电平有效。H1.DA(HoldACkn(Wledge)：总线保持响应信号,输入，高电平有效。C1.K(Clock)：时钟信号，输入。VCC(+5V),GND(地)在最大模式中引脚定义S2S0(BusCycleStatus):总线周期状态信号，三态，输出。在最大模式系统中，由CPU传送给总线限制器8288,8288编译后产生相应的限制信号代替CPU输出。它行效时,CPU不允许外部其它总线主控者获得对总线的限制权。在DMA期间，它置于高阻状态。RQGTO,RQGT1(Request/Grant):总线请求信号输入/总线请求允许信号输出双向，低电平有效。前者比后者有较高的优先权。QSl,QSO(InstructionQueueStstus)：指令队列状态信号,输出，高电平有效。用来指示CPU中指令队列当前的状态，以便外部对8086/8088CPU内部指令队列的动作跟踪。