EDA技术课程作业与实验.docx

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1、EDA技术课程作业与实验姓名:学号：作业与实验操作符运算的设计、仿真与验证1 .算术运算符实验描述：通过编写算术运算符的V文件，了解VeriOlg语言的基本语法，熟悉QUatusIl仿真Veriolg源程序：modulesuanshu(AiBiSO1CO1EO1FO1GO);inputA,B；outputSOiCO1EO1FOiGO;assignSO=A+B;assignCO=A-B;assignEO=A*B;assignFO=AB;assignGO=A%B;endmodule仿真图:分析说明：通过算术运算符操作设计熟悉VeriOlg语言，加减乘除、求耨的操作数可以是实数也可以是整数，求余运算

2、的操作数只能是整数。求余运算结果取第一个操作数的符号2 .逻辑运算符实验描述通过编写逻辑运算符的V文件，了解VerioIg语言的基本语法，熟悉QUartUSll仿真Veriolg源程序moduleIuoji(input3:0S,input3:0C,output7:0D1output7:0E,output7:0F)；assignD=!S;assignE=S&C;assignF=SC;endmodule仿真图MasterTimeBar:Cps2jPointer1.38nsInterval:1.38nsStart:AJps20.0nsI40.0ns60.0Insf美Name0IJP三1育0SHj：I

3、y0是5CHI：0XjR0010田DHC：701190EHC：OQX01X00028田FHC：oiR00分析说明逻辑型运算的结果是逻辑值，1（逻辑真）、0（逻辑假）、X（不确定）；逻辑运算的操作数可以是任意表达式，表达式的结果被当做逻辑值处理，只有1、0、X三种情况，非0、X即1；表达式最好加括号。3 .关系运算符实验描述通过编写关系运算符的V文件，了解VerioIg语言的基本语法，熟悉QUartUSII仿真Veriolg源程序moduleguanxi(input1:0A,input1:0B1output3:0C1output3:0D1output3:0E1output3:0F)；assign

4、C=AB;assignD=A=B;assignF=A=B;endmodule仿真图：如所示。)ps20.0ns40.0ns609ns809nsNameOl0P三J0AH：2)C1X0BH:i)2X006cHLLJ00110DHI：oXlX0160EH(IXQX1210FHIoX1分析说明关系运算的结果是逻辑值，1（逻辑真）、0（逻辑假）、X（不确定）；4 .等价运算符实验描述通过编写等价运算符的v文件，了解VeriOIg语言的基本语法，熟悉QUartUSlI仿真Veriolg源程序moduledengjia(input3:0A,input3:0B1output7:0C1output7:0D1o

5、utput7:0E,output7:0F)；assignC=(A=B);assignD=(A!=B);assignE=(A=B);assignF=(A!=B);endmodule仿真图：如所示。)ps20.0ns40.0ns609ns80.0ns100.I0ns120.IName0ps)PSrJ育O0AA0j：QXEHX0050BA0QoXXo)(15X010国CH01XQQXOI)Coo)CoQ00X0119DH00:00X01XOOXtHXoOXOlY00台280EH01XooXOI)G)CDCoj(01论37aFH00：00XtHXoO)QDC)：oiX00分析说明等于和不等于运算的结果

6、是逻辑值，1（逻辑真）、O（逻辑假）、X（不确定）。只比较1和。，若操作数含有X或z,则认为是不确定的数，比较结果也为不确定X；全等和不全等的结果只能是1或0,没有X。因为其不仅比较1、O1也比较x、Z,如果完全相等则认为是全等，否则为不全等，没有不确定X。5 .按位逻辑运算符实验描述通过编写等价运算符的V文件，了解VerioIg语言的基本语法，熟悉QUartUSlI仿真Veriolg源程序moduleweiluoji(input3:0A,output4:0C1output4:0D1output4:0E,output4:0F,output4:0Gtoutput4:0H)；assignC=&A;

7、assignD=&A;assignE=A;assignF=-A;assignG=A;assignH=A;endmodule仿真图：如所示。4 Master Time Bar:0 PS Pointer:23.61 ns Interval:23.61 ns Start:0 ps Er美)PS40. 0 ns I809 ns120 P -NameOlD ps J是O0 AA 121)C4 XQX5XOX6XOX11Xtol5田CH C:ooU田DH C01a eH C：00)01 oo Xol XOOXoI XOO Xoi X00 FH C00 XOl XoOYOIXoOXol XOOX0129 G

8、H C01 XQQXOlX0035a HH (S1XQQ XQi)(ooJC_01O - z*分析说明按位运算的操作数是1位或多位二进制数，按位非的操作数只有一个，将该数的每一位求非运算。其它按位运算的操作数有2个或多个，将两个操作数对应的位两两运算；如果操作数位宽不同，位宽小的会自动左添0补齐；结果与操作数位宽相同；6 .缩减逻辑运算符实验描述通过编写等价运算符的V文件，了解VerioIg语言的基本语法，熟悉QUartUSII仿真Veriolg源程序modulesuojian(outputA,outputB,outputC,outputD1outputE,outputF)；assignA=&

9、4,bl001;assignB=&4,bl001;assignC=4,bl001;assignD=4,bl001;assignE=4bl001;assignF=4,bl001;endmodule仿真图：如所示。缩减运算的操作数是1位或多位二进制数；缩减运算的操作数只有一个，将该数的各位自左至右进行逻辑运算，结果只有一位。7 .移位运算符实验描述通过编写等价运算符的V文件，了解VerioIg语言的基本语法，熟悉QUartUSlI仿真Veriolg源程序moduleyiwei(input3:0A,output4:0B,output4:0C1output4:0D1output4:0E)；assign

10、B=A1;assignC=A1;assignE=A Pointer33.32 ns - Interval:分析说明移位运算的操作数是1位或多位二进制数； 向左或向右移n位；只有对有符号数的算术右移自动补符号位； 其他移位均自动补0。9 .条件运算符实验描述通过编写等价运算符的V文件，了解VerioIg语言的基本语法，熟悉QUartUSlI仿真Veriolg源程序moduletiaojian(input3:0A,input3:0B1output7:0C1output11:0D1output4:0E,output4:0F,output4:0G)；assignC=(AB)?l:0;endmodule仿真图：如所示。0 ps I “ Pointer:88.25 ns Interval:88.25 ns StMaster Time Bar:PS 40.pns 80pns 120. p ns 160. p ns 2分析说明格式：表达式1?表达式2:表达式3根据表达式1的值，决定运算结果；如果表达式1值为1,则结果等于表达式2；如果表达式1值为0,则结果等于表达式3；可以嵌套使用。一、加法器的设计、仿真与验证1.半加器实验描述半加器的功能：完成两个1位二进制数的加法，不考虑进位输入a.真值表C.逻辑图b.逻辑式A