第3章 在系统编程技术ISP .ppt

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1、EDA&CPLDEDA&CPLDISPISP功能提高设计和应用的灵活性功能提高设计和应用的灵活性n 减少对器减少对器件的触摸件的触摸和损伤和损伤n 不计较器不计较器件的封装件的封装形式形式n 允许一般的允许一般的存储存储n 样机制造方样机制造方便便n 支持生产和支持生产和测试流程中测试流程中的修改的修改n 允许现场硬允许现场硬件升级件升级n 迅速方便地迅速方便地提升功能提升功能未编程前先焊未编程前先焊接安装接安装系统内编程系统内编程-ISP在系统现场重在系统现场重编程修改编程修改3在系统编程技术（在系统编程技术（ISP）逻辑设计逻辑设计（Top to Down）任务：功能描述电路原理图、功能描

2、述语言 控制器设计逻辑方程、真值表、状态图选择器件：选择器件：I/O数、寄存器数、门数、pin to pin、功耗 JEDEC文件文件 Join Electronic Device Engineering Council(电子器件工程联 合协会)创建工业标准 由开发系统软件/器件公司专用开发工具自动生成。编程：编程：.JED文件下载，对器件编程（烧录）直接在用户设计的目标系统中（在用系统）的PLD器件进行编程31isp原理原理1、逐行编程2、与外系统脱离13=ispEN=0 I/O高阻 脱离外电路(isp1016)3、编程电缆 ispEN 13 专用引脚 SDI 14 串行数据输入 13=0

3、接受电缆信息 SCLK 33 串行时钟 MOOD 36 方式信号 13=1 直通输入 SDO 24 串行数据输出4、编程状态机（控制编程操作）：三状态时序电路 控制信号：MOOD SDI 00 器件正常工作 （读识别码 10）11 移位状态 SDI送入的数据（命令）移入寄存器 11 执行状态 每个编程操作完成编程状态机5位位串行读出串行读出8位进入水平位进入水平移位寄存器移位寄存器此接口既可作编此接口既可作编程下载口，也可作程下载口，也可作JTAG接口接口 ALTERA 的 ByteBlaster（MV）下载接口32编程方式编程方式Joint Test Action Ggroup32编程方式编

4、程方式1、计算机并口 ISP器件（接插件RJ45）5个信号线 七芯电缆 地线 目标板电源检测线2、利用目标板上单片机或微处理器 编程数据 EPROM中3、目标板上多片ISP器件 ispEN 对器件分别使能，其它器件正常工作 ispEN 1/2MUX输入信号/编程信号 菊花链下载 Daisy Chain(Lattice)串行片数不超出接口的驱动能力 器件位置由器件识别码确定 器件前后芯片内寄存器短路（信号直通）下载电缆ispEN 对器件分别使能ispEN MUX输入信号/编程信号菊花链下载 Daisy Chain串行片数：不超出接口的驱动能力串行片数：不超出接口的驱动能力器件位置：由器件识别码确

5、定器件位置：由器件识别码确定 MODE SDI=HL 装载识别码装载识别码 =LH 识别码移位识别码移位 从从SDO移出至计算机移出至计算机器件前后芯片内寄存器短路（信号直通）器件前后芯片内寄存器短路（信号直通）3.3 ispGDS In-System Programmable Generic Digital Switch 重构电路互连关系的开关器件例：ispGDS22可供互连用的端口总数2211*11的矩阵可互连矩阵的交叉点通过编程接通传输延迟7.5ns一、结构一、结构二、ispGDS I/O单元的结构=0 GDS的输出=1 输入端使用共5种组态三、编程控制信号MODESDI 工作状态受状态

6、机控制SDO 可以菊花链下载SCLK四、ispGDS 使用替代DIP Double In-line Package作用：改变硬件系统 改变或重构硬制电路板的连接 实现对目标系统连接关系的重构没定义的管脚，编程时端口自动与开关矩阵断开例：TITLE EXAMPLEDEVICE=ispGDS14“YOCLK=2HzPIN20=PIN1“Y2CLCK=STEPPIN18=PIN9PIN11=LPIN13=PIN103.4 CPLD和FPGA的编程与配置 10芯下载口芯下载口引脚12345678910PS 模式DCKGNDCONF_DONEVCCnCONFIG-nSTA TUS-DATA0GNDJAT

7、G模式TCKGNDTDOVCCTMS-TDIGND 接口各引脚信号名称接口各引脚信号名称CPLD:基于基于EEPROM or Flash-program 编程后信息不会丢失编程后信息不会丢失,但编程次数有限但编程次数有限 FPGA:基于基于SRAM查找表查找表-configure 掉电后信息丢失掉电后信息丢失,但配置次数无限但配置次数无限PS:Passive Serial 被动串行模式JTAG:Joint Test Action Group 20世纪80年代联合测试行动组开发的技术规范3.4.1 CPLD的的ISP方式编程方式编程CPLD编程下载连接图编程下载连接图TCK、TDO、TMS、TD

8、I为为CPLD的的JTAG口口对CPLD编程 多多CPLD芯片芯片ISP编程连接方式编程连接方式3.4.1 CPLD的的ISP方式编程方式编程3.4.2 Altera公司的公司的FPGA配置方式与器件系列配置方式与器件系列器 件功能描述封装形式EPC216956801位，3.3/5V供电20脚PL CC、32 脚 TQFPEPC110464961位，3.3/5V供电8脚PDIP、20脚PLCCEPC1441440 8001位，3.3/5V供电8脚PDIP、20脚PLCCEPC1213212 942位，5V供电8脚PDIP、20脚PLCC、32脚TQFPEPC106465 536位，5V供电8脚

9、PDIP、20脚PLCC、32脚TQFPEPC1064V65 536位，5V供电8脚PDIP、20脚PLCC、32脚TQFPAltera FPGA常用配置器件常用配置器件 DCLK nCSnINIT_CONF OE DATA PC机FPGAEPC2EPC2配置芯片配置芯片配置电路和JTAG编程端口DCLKCONF_DONEnCONFIGnSTATUSDATA0TCKTMSTDOTDITCKTMSTDOTDI配置配置 编程编程利用利用FLASH结构的结构的EPC2为为FPGA作配置作配置将编程完毕的配置器件插在相应的电路系统上EDA&CPLDEDA&CPLD4ispLSI编程一、输入设计文件一、

10、输入设计文件 网表网表文件文件 综合器综合器二、二、JEDEC文件文件 烧录芯片烧录芯片 适配器适配器41isp器件设计步骤器件设计步骤一、设计准备一、设计准备 I/O口定义：资源是否够用 逻辑资源：GLB 查阅宏单元库（门、触发器、计数器、MUX等，约200种）方程实现部分的估算 资源利用率：（取50%）二、设计输入二、设计输入 逻辑图 方程 HDL输入 真值表（含状态转换真值表）状态图三、设计检验三、设计检验 输入文件检验 语法 软件自动生成 规范 输入的逻辑映射到GLB和IOC 网表（电路模型）最小化四、布局布线四、布局布线 软件自动完成 布线报告 GLB和IOC使用情况 GLB的平均输

11、入输出、扇出、复用信号41isp器件设计步骤器件设计步骤五、模拟仿真五、模拟仿真 使用测试向量 结果：文件 波形图 测试向量设定 组合：真值表中抽取代表性的部分 时序：起始状态开始设定输入 原则：遍历、连续、最小 六、熔丝图六、熔丝图 不用的I/O接有源上拉电阻 使用的I/O可选择有源上拉七、下载编程七、下载编程 JEDEC文件 器件中原理图/VHDL文本编辑综合FPGA/CPLD适配FPGA/CPLD编程下载编程下载FPGA/CPLD器件和电路系统时序与功能门级仿真1、功能仿真、功能仿真2、时序仿真、时序仿真逻辑综合器逻辑综合器结构综合器结构综合器1、isp方式下载方式下载 2、JTAG方式

12、下载方式下载 3、针对、针对SRAM结构的配置结构的配置 功能仿真功能仿真应用应用FPGA/CPLD的的EDA开发流程开发流程:41isp器件设计步骤器件设计步骤4.2 FPGA/CPLD测试技术测试技术3.5.1 内部逻辑测试内部逻辑测试3.5.2 JTAG边界扫描测试边界扫描测试图图3-41 边界扫描电路结构边界扫描电路结构引 脚描 述功 能TDI测试数据输入(Test Data Input)测试指令和编程数据的串行输入引脚。数据在TCK的上升沿移入。TDO测试数据输出(Test Data Output)测试指令和编程数据的串行输出引脚，数据在 TCK 的下降沿移出。如果数据没有被移出时，

13、该引脚处于高阻态。TMS测试模式选择(Test Mode Select)控制信号输入引脚，负责 TAP 控制器的转换。TMS 必须在TCK 的上升沿到来之前稳定。TCK测试时钟输入(Test Clock Input)时钟输入到BST 电路，一些操作发生在上升沿，而另一些发生在下降沿。TRST测试复位输入(Test Reset Input)低电平有效，异步复位边界扫描电路(在IEEE 规范中，该引脚可选)。4.2 JTAG边界扫描测试边界扫描测试表表4-1 边界扫描边界扫描IO引脚功能引脚功能图图4-2 边边界扫描数界扫描数据移位方据移位方式式4.2 JTAG边界扫描测试边界扫描测试图图3-43

14、 JTAG BST 系统内系统内部结构部结构图图3-44 JTAG BST系统与与系统与与FLEX器件关联结构图器件关联结构图图图3-45 JTAG BST选择命令模式时序选择命令模式时序TAP控制器的命令模式有：控制器的命令模式有：SAMPLEPRELOAD指令模式指令模式EXTEST指令模式指令模式BYPASS指令模式指令模式IDCODE指令模式指令模式USERCODE指令模式指令模式管芯尺寸比较AlteraEPF10K100A相对管芯尺寸：1.00.35 工艺4,992个逻辑单元(LE)12 个EABXilinxXC4062XL相对管芯尺寸：1.910.35 工艺相当于4,608个逻辑单

15、元(LE)*没有EABAlteraEPF10K100E相对管芯尺寸：0.60.25 工艺4,992个逻辑单元(LE)12 个EAB*1个 CLB 相当于 2 两个LE工艺改进促使供电电压降低0 02 24 46 68 8101019921992199319931994199419951995199619961997199719981998199919992000200020012001电压电压5.0 V3.3 V2.5 V1.8 V崩溃电压崩溃电压供电电压供电电压FPGA/CPLD多电压兼容系统内核电压 3.3V、2.5V或 1.8V 接受 2.5V、3.3V 或者 5.0V 输入输 出 电

16、位标准 Vccio资料来源：美国Altera公司0%0%20%20%40%40%60%60%80%80%100%100%199219921993199319941994199519951996199619971997199819981999199920002000200120015.0 V3.3 V2.5 V1.8 V初始设计百分比初始设计百分比FPGA/CPLD不同芯核电压器件流行趋势 3.7.2 使用使用PC并行口配置并行口配置FPGA图图3-49 FLEX10K PS模式配置时序模式配置时序 图图3-50 多多FPGA芯片配芯片配置电路置电路 FLEX、ACEX、APEX等系列 FPGA器件配置连线图 注意：1、不要忘了将多片配 置 控制信号nCE 引 脚接地！2、作为PS配置模式，不要忘了将配置模式 控制信号脚MSEL1和 MSEL0都接地！FLEX、ACEX、APEX系列系列FPGA 配置电路配置电路 FPGA Passive Serial Configuration 被动串行配置模式被动串行配置模式10针标准配置/下载接口通过配置电路后与PC机的并行接口相接对FPGA配置主