码解码器设计与实现的组成原理课程设计报告.docx

《码解码器设计与实现的组成原理课程设计报告.docx》由会员分享，可在线阅读，更多相关《码解码器设计与实现的组成原理课程设计报告.docx（21页珍藏版）》请在优知文库上搜索。

1、第1章总体设计方案11.1 设计原理11.2 设计思绪11.3 设计环境2第2章详细设计方案42.1 总体方案於J设计与实现42.1.1 总体方案B逻辑图42.1.2 器件时选择与引脚锁定52.2 功能模块0设计与实现52.2.1 移位寄存器模块的设计与实现52.2.2 计数器模块的设计与实现72234-2编码电路模块的设计与实现102.2.4 并串转换模块B设计与实现122.3 仿真调试14第3章编程下载与硬件测试163.1 编程下载163.2 硬件测试及成果分析16参照文献17附录18第1章总体设计方案1.1 设计原理4PPM码(OoOlOOlOOlOolOOO)通过解码后变成二进制数字序

2、列(U100100)。用移位寄存器来实现4PPM码串行输入，用对应的逻辑门电路实现4-2编码器，以及用改善的移位寄存器二进制序列串行输出，同步加上对应的时钟控制，通过这四部分构成4PPM码解码器，实现4PPM码到二进制序列的解码。1.2 设计思绪4ppm码解码器0设计重要包括如下4个部分：移位寄存器；计数器；4-2编码器；串行输入并行输出转换器。在4个部分中分别设计实现对应功能时器件，包括逻辑门、D触发器、时钟信号等。在连接详细电路时配合对应脉冲和门电路以到达预期效果。4ppm码解码器的底层、顶层日勺设计都采用原理图设计输入方式，经编译、调试后形成4ppm.bit文献并下载到XCV200可编程

3、逻辑芯片中，经硬件测试验证设计B对B性。1.3 设计环境（1） EDA环境Xilinxfoundationf3.1设计软件XiIinXFoUndaIionF3.1是XiIinX企业重要於J可编程器件开发工具，它可用来开发XiIinX企业的Spar-tan,Virtex,XC3000,XC4000,XC5200系列的FPGA芯片和XC9500系列的CPLD芯片。该平台功能强大，重要用于百万逻辑门级的设计和IGb/s的高速通信内核的设计。运用该系统可完毕从设计设想到比特流下载H勺所有过程。该平台以工程管理器为主界面，同步集成了XiIinX企业以及其他企业的某些优秀软件。设计入口工具包括原理图编辑器

4、、有限状态机编辑器、硬件描述语言（HDL）编辑器、LogiBLOX模块生成器、Xilinx内核生成器等软件。其功能是：接受多种图形或文字的设计输入，并最终身成网络表文献。设计实现工具包括流程引擎、限制编辑器、基片规划器、FPGA编辑器、FPGA写入器等软件。设计实现工具用于将网络表转化为配置比特流，并下载到器件。设计验证工具包括功能和时序仿真器、静态时序分析器等，可用来对设计中B逻辑关系及输出成果进行检查，并详尽分析各个时序限制的满足状况。（2）硬件环境伟福COP2023型计算机构成原理试验仪COP2023计算机构成原理试验系统由试验平台、开关电源、软件三大部分构成试验平台上有寄存器组RO-R

5、3、运算单元、累加器A、暂存器B、直通/左移/右移单元、地址寄存器、程序计数器、堆栈、中断源、输入/输出单元、存储器单元、微地址寄存器、指令寄存器、微程序控制器、组合逻辑控制器、扩展座、总线插孔区、微动开关/指示灯、逻辑笔、脉冲源、20个按键、字符式LCD、RS232口。COP2023计算机构成原理试验系统各单元部件都以计算机构造模型布局，清晰明了，系统在试验时虽然不借助PC机，也可实时监控数据流状态及对的与否,试验系统的J软硬件对顾客B试验设计具有完全B开放特性，系统提供了微程序控制器和组合逻辑控制器两种控制器方式，系统还支持手动方式、联机方式、模拟方式三种工作方式，系统具有完善的寻址方式、

6、指令系统和强大的模拟调试功能。第2章详细设计方案2.1 总体方案的设计与实现顶层方案图是实现4PPM码解码功能，采用原理图设计输入方式完毕，电路实现基于XCV200可编程逻辑芯片。在完毕原理图的功能设计后，把输入和输出信号安排到XCV200指定的引脚上去，实现芯片的引脚锁定。2.1.1 总体方案的逻辑图顶层图形文献的设计实体重要由一种移位寄存器串行输入端，一种数据清零端CLR和一种脉冲控制端CLK,一种二进制序列串行输出端组装而成0一种完整的设计实体。编码过程中采用并行解码，输出时又通过转换器转换成串行输出。4PPM码解码器的设计采用自顶向下的设计思绪和自底向上的J实现思想。4PPM码解码器作

7、为顶层模块，可运用Xilinxfoundationf3.1中的器件来实现，顶层图形文献构造如图2.1所示：图2.1PPM码解码器整体设计框图2.1.2 器件的选择与引脚锁定如图2.1所示区J电路图形文献中B输入/输出信号安排到XlinxXCV200芯片指定的!引脚上去，实现芯片时引脚锁定，各信号及XIinXXCV200芯片引脚对应关系如表2.1所不。表2信号和芯片引脚对应关系元件符号中的输入/输出信号XCV200芯片引脚CLKP213CLRP94INP95OUTP147图形文献中的输入/输出信号安排到XlinXXCV200芯片指定的!引脚上去，实现芯片的引脚锁定，各信号及XIinXXCV200

8、芯片引脚对应关系如表2.I所示。2.2 功能模块的设计与实现4PPM码解码器的整体设计包括移位寄存器模块、计数器模块、4-2编码电路模块、以及并串转换模块，设计时这四个模块用逻辑门电路以及触发器实现。2.2.1 移位寄存器模块的设计与实现2.2.1.1 功能描述移位寄存器要实现功能是在每个时钟上升沿抵达的时候将串行输入的二进制数读入到D触发器中，并实现移位寄存，最终实现并行输出。2.2.1.2 电路图使用串联的4个D触发器实现,在每个时钟信号B上升沿抵达时D触发器读入数据，并将原有数据向后一种D触发器移位寄存，最终串行输出，以备背面的计数器采集读入的数据。详细设计原理图如图2.2所示：图2.2

9、移位寄存器模块2.2.1.3 功能仿真根据电路原理，设置了仿真试验数据如表2.3所示，若电路设计符合规定,则应得到表中所示H输出成果。表2.3仿真输入信号及理想的输出成果输入信号输出信号CLKINABCDt11OOOtOO1OOtOOO1Ot11001t00100t00010t00001兰？LogicSimulator-XilinxFoundationF3,1i4p-WaveformViewerFileSignalWaveformDeviceOptionsToolsViewWindowHelp百1口I昌I1IFUnCtiOnal三15(XhS二|堡IBreak刁国国X=忙-喜ni三L-s3-u

10、miwIS0n三div*LUSOGn=Ius1;二2s2.5us3us3.Su=4u4.$0.0IIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIII图2.4输入模块仿真成果图仿真图阐明，如图2.4所示，在周期为50OnSl向时钟信号下，我们输入信号为1001000,D触发器在每个时钟上升沿抵达时读入目前输入信号，并将原有的数据移交给下一种D触发器，期望得到的J理想输出与仿真成果一致，因此电路设计符合规定。2.2.2 计数器模块的设计与实现2.2.2.1 功能描述

11、计数器模块重要功能是控制每通过4个脉冲信号产生一种脉冲使4个D触发器中的有效信号同步输出。在此模块中还设置了一种清零信号端，使解码器在解码过程中可以实现清零复位功能。2.2.2.2 电路图电路的上半部分是有逻辑门和带清零端的芯片组合搭建而成，其功能是每接受到4个时钟上升沿时产生一种高电平信号传送给下半部分的4个D触发器，使触发器中的有效信号同步输出。CLR为清零复位控制信号，当置为高电平时，整个模块将不能工作，并将所有输出置为零，当其置为低电平时，模块正常工作。此处采集的MO.NO信号是为背面的串行/并行转换电路做准备。详细电路如图2.5所示：图2.5计数器模块内部电路2.2.2.3 功能仿真

12、根据电路原理，设置了仿真试验数据如表2.3所示，若电路设计符合规定,则应得到表中所示B输出成果。表2.3仿真试验数据和理想的输出成果输入信号输出信号CLKCLRAOBOCODOAlBlClDlt1-一-0000t010011001t000100010本LogicSimulator-XilinxFoundationF3,1i4p-WaveformViewer0FileSignalWaveformDeviceOptionsToolsViewWindowHelp国PI昌Ij圜Functional贮150OnS:IBreakJJl鬟匡|8usI三Zoom Out I0.(iU2.CLKBOiU2.CL

13、RCsiU2 AOCsiU2,B0二iU2.C0CsiU2.D0CsOU2.M0OU2.N0OU2.Al OU2.B1OU2.C1二U2.D1SOOns Ius 1.5us 2us 2.Sus 3us 3.Sus 4us图2.7计数器模块仿真成果仿真图阐明:如仿真成果波形图所示，当CLR置为。时，伴随时钟信号0变化，每四个时钟信号过后，4个D触发器获得有效信号，将输入信号同步在输出端输出。期望得到B理想输出与仿真成果一致，因此电路设计符合规定。2.2.3 4-2编码电路模块的设计与实现2.2.3.1 功能描述此模块功能类似于我们大家所熟知的3-8译码器。即将四位的输入信号转换成为两位的!二进制

14、输出信号。2.23.2电路图图2.84-2编码电路模块逻辑电路2.23.3功能仿真根据电路原理，设置了仿真试验数据如表2.3所示，若电路设计符合规定,则应得到表中所示B输出成果。表2.3仿真成果输入信号输出信号CLKCLRINYlY2t10010010000010000100111001?LogicSimulator-XilinxFoundationF3.Ii4pj-WaveformViewer0JFileSignalWaveformDeviceOptionsToolsViewWindowHelp闱IHl副Jd勾IFunctional-JnJ25CIOn$:jBreak色防但I山I斗Q=忙_4Il一喜Cr3Ii11E11三.I4.5usIumId一一晒“等VISOOns_IusISus_2ub2.Sua3us3.Sue_4us0.0IIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIII