第3章组合逻辑电路1.ppt

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1、3.6 数值比较电路数值比较电路数值比较电路是用来比较两个二进制数数值比较电路是用来比较两个二进制数的大小或是否相等的电路。的大小或是否相等的电路。比较原理比较原理一位比较器一位比较器四位比较器四位比较器比较原理比较原理比较两个二进制数的大小要从最高位开比较两个二进制数的大小要从最高位开始比较直至最低位。始比较直至最低位。如对于如对于A=A3A2A1A0和和B=B3B2B1B0，若，若A3B3，以下各位不必比较，就可判断，以下各位不必比较，就可判断AB，反之，若，反之，若A3B3，则，则ABi，AiBi，Ai=Bi。其真值表如表。其真值表如表3-19所示。所示。表表3-19 一位比较器真值表一

2、位比较器真值表输 入输 出AiBi(Ai=Bi)(AiBi)01010110110000100001由表可得出一位比较由表可得出一位比较器的三个输出端的逻器的三个输出端的逻辑表达式分别为：辑表达式分别为：iiiiBABA)(iiiiBABA)(iiiiBABA)(Ai=Bi)AiBi(AiBi)图图3-33一位比较器一位比较器1&11iiiiBABA)(iiiiBABA)(iiiiBABA)(一位比较器逻辑图一位比较器逻辑图四位比较器四位比较器中规模四位数值比较器中规模四位数值比较器CC14585(74LS85)的逻辑图和逻辑符号如图的逻辑图和逻辑符号如图3-34所示。所示。A3A2A1A0和

3、和B3B2B1B0为比较输入；为比较输入；AB、Ab、ab)(aB)(AB3A3B2A2B1A1B0A0Bi AiBi 1iiBA)()(0011223300112233112233223333baBABABABABABABABABABABABABABABA)()(0011223300112233112233223333baBABABABABABABABABABABABABABABA)()(00112233baBABABABABA四位比较器四位比较器(ab)B0A0B1A1B2A2B3A3(AB)(A=B)(AbaBABA=B(a)逻辑图逻辑图图图3-34 四位数值比较器四位数值比较器&111

4、11111四位比较器四位比较器(ab)B0A0B1A1B2A2B3A3(AB)(A=B)(ABAb a=b aBAb a=b ab74LS85(2)实现逻辑图实现逻辑图例例 试选用中规模集成电路实现下表试选用中规模集成电路实现下表所示电路。所示电路。A B C DF1 F2 F30 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 0 01 0 01 0 01 0 01 0 01 0 00 1 00 0 10 0 10 0 10 0 10 0 10 0 1解：若把

5、解：若把A、B、C、D看看成二进制数时，成二进制数时，ABCD=0110时，时，F2=1；ABCD0110时，时，F3=1；上述分析结果是上述分析结果是ABCD与与二进制二进制0110比较得出的。比较得出的。0 1 1 0因此选用四位二进制数因此选用四位二进制数值比较器较为方便。值比较器较为方便。令令A3A2A1A0=ABCD，B3B2B1B0=0110，AB时为时为F3。逻辑图如图所示。逻辑图如图所示。A3A2A1A0B3B2B1B0ABAbaba=b74LS85+5VF3F2F1ABCD0110例子的逻辑图例子的逻辑图3.6 算数运算电路算数运算电路 二进制加法电路二进制加法电路 二进制减

6、法电路二进制减法电路 算术逻辑单元算术逻辑单元(ALU)二进制加法电路半加和全加的概念半加和全加的概念半加器（半加器（Half Adder）全加器（全加器（Full Adder）加法器加法器串行加法器串行加法器并行加法器并行加法器 串行进位并行加法器串行进位并行加法器 超前进位并行加法器超前进位并行加法器BCD码加法器码加法器 半加和全加的概念半加和全加的概念两个两个n位二进制数相加，是从最低有效位开位二进制数相加，是从最低有效位开始相加，得到始相加，得到“和数和数”并传送进位最后得并传送进位最后得到结果。到结果。最低位只有加数和被加数相加，称为半加；最低位只有加数和被加数相加，称为半加；其余

7、各位是加数、被加数和相邻低位的进其余各位是加数、被加数和相邻低位的进位相加称为全加。位相加称为全加。半加器半加器（Half Adder）半加器：完成只有加数和被加数相加的半加器：完成只有加数和被加数相加的电路，称为半加器，如最低位的加法。电路，称为半加器，如最低位的加法。iiiiiiiBABABASii1iBACAiBiSiCi+10 0 0 00 1 1 01 0 1 01 1 0 1半加器真值表半加器真值表AiBiSiCi+1(a)&=1Ci+1AiBiSi(b)COCi+1HAAiBiSi(c)半加器的逻辑符号及真值表半加器的逻辑符号及真值表全加器（全加器（Full Adder）全加器：

8、能够完成除了加数、被加数相全加器：能够完成除了加数、被加数相加之外，还要加上相邻低位的进位的电加之外，还要加上相邻低位的进位的电路，称为全加器。路，称为全加器。Ai Bi Ci 0 01 01 00 11 00 10 1 1 1 0 0 0 0 0 1 0 1 00 1 1 1 0 01 0 1 1 1 01 1 1 Si Ci+1 全加器真值表全加器真值表iiiiCBAS)(iiiii1iBACBAC全加器的真值表全加器的真值表和和加数加数被加数被加数低位来的进位低位来的进位向高位的进位向高位的进位AiBiCi0100011110AiBiCi0 10001111000000 0 001111

9、1111SiCi+1iiiiCBAS)(iiiii1iBACBACSiAiBiCiCi+1FA全加器惯用逻辑符号全加器惯用逻辑符号SiAiBiCiCi+1全加器国标逻辑符号全加器国标逻辑符号CI CO全加器的逻辑符号和逻辑图全加器的逻辑符号和逻辑图=1=1Ci+1SiAiBiCi全加器逻辑图全加器逻辑图1&加法器加法器加法器：实现多位二进制数加法运算的电路。加法器：实现多位二进制数加法运算的电路。串行加法器：串行加法器采用串行运算方式，串行加法器：串行加法器采用串行运算方式，从二进制数的最低位开始，逐位相加至最高从二进制数的最低位开始，逐位相加至最高位，最后得出和数。位，最后得出和数。并行加法

10、器：并行加法器采用并行运算方式，并行加法器：并行加法器采用并行运算方式，将各位数同时相加，因而提高了运算速度。将各位数同时相加，因而提高了运算速度。并行加法器并行加法器按进位数传递方式可分为串行进位和并行进位按进位数传递方式可分为串行进位和并行进位两种方式并行加法器。两种方式并行加法器。串行进位并行加法器的全加器的个数等于相加串行进位并行加法器的全加器的个数等于相加数的位数。数的位数。图图3-38串行进位并行加法器的逻辑图。串行进位并行加法器的逻辑图。串行进位并行加法器串行进位并行加法器全加器的个数等于加数的位数。优点是电路简单、全加器的个数等于加数的位数。优点是电路简单、连接方便；缺点是运算

11、速度不高。最高位的运算，连接方便；缺点是运算速度不高。最高位的运算，必须等到所有低位运算依次结束，送来进位信号必须等到所有低位运算依次结束，送来进位信号之后才能进行。之后才能进行。超前进位并行加法器超前进位并行加法器超前进位并行加法器采用超前进位（并超前进位并行加法器采用超前进位（并行进位）的方法，能够先判断出各位的行进位）的方法，能够先判断出各位的进位是进位是0还是还是1，因此四个全加器可同时，因此四个全加器可同时相加，从而提高了运算速度。相加，从而提高了运算速度。3-39为四位超前进位加法器为四位超前进位加法器74LS283的逻的逻辑图。它由四个全加器和超前进位电路辑图。它由四个全加器和超

12、前进位电路组成。每位全加器输出本位和组成。每位全加器输出本位和Si、绝对进、绝对进位位Gi及产生相对进位用的及产生相对进位用的Pi，Pi=Ai Bi。每位全加器输出本位和每位全加器输出本位和Si=1=1=1=11111111111B3B2B1B0A3A2A1A0C0S0S1S2S3C1C2C3(C4)COP3P2P1P0进位信号进位信号)(iiiii1iBACBAC令令AiBi=Gi为绝对进位，为绝对进位，PiCi为相对进位为相对进位则则Ci+1=Gi+PiCi四位进位信号的逻辑表达式：四位进位信号的逻辑表达式：C1=A0B0+(A0 B0)C0 =G0+P0C0C2=G1+P1C1 =G1+

13、P1(G0+P0C0)=G1+P1G0+P1P0C0C3=G2+P2C2=G2+P2(G1+P1G0+P1P0C0)=G2+P2G1+P2P1G0+P2P1P0C0C4=G3+P3C3=G3+P3(G2+P2G1 +P2P1G0+P2P1P0C0)=G3+P3G2+P3P2G1+P3P2P1G0+P3P2P1P0C0FAFAFAFA1111C0A0B0C0S0P0G0C1B1A1C2A2B2C3A3B3S1P1G1S2P2G2S3P3G3&2C43C3C2C1图图3-39 四位超前进位并行加法器四位超前进位并行加法器=1=11&由这些表达式画出的超前进位电路实现了相由这些表达式画出的超前进位电

14、路实现了相对进位信号的快速传递。对进位信号的快速传递。各位和如下式：各位和如下式：S0=A0 B0 C0 S1=A1 B1 C1S2=A2 B2 C2S3=A3 B3 C和数信号与进位信号是同时产生的，不必逐和数信号与进位信号是同时产生的，不必逐级传送。级传送。因而，提高了运算速度。因而，提高了运算速度。A3A2A1A0C0B3B2B1B0S3S2S1S0C474283S1B116151413121110987654321VCCB2S3COA1B0CIGNDA2S2A3B3A0S0A2S2B2A3B3S3C4C0B0A0A1S0B1S174283的外引线排列图和逻辑符号的外引线排列图和逻辑符号

15、74LS283的逻辑符号及外引脚排列图的逻辑符号及外引脚排列图例例 试用两片试用两片74LS283构成八位二进制构成八位二进制数加法器。数加法器。解：按照加法的规则，低四位的进位输出解：按照加法的规则，低四位的进位输出CO应接高四位的进位输入应接高四位的进位输入CI，而低四位的进位输，而低四位的进位输入应接入应接0。逻辑图如图所示。逻辑图如图所示。两片两片74283构成八位二进制加法器构成八位二进制加法器A3A2A1A0CIB3B2B1B0S3S2S1S0CO74283A3A2A1A0CIB3B2B1B0S3S2S1S0CO742830 BCD码加法器码加法器BCD（Binary Coded

16、Decimal）码是用二进制代码）码是用二进制代码分别表示十进制数各位的代码组合。分别表示十进制数各位的代码组合。由于每位十进制数最大为由于每位十进制数最大为9，所以，所以BCD码相加时，码相加时，其值超过其值超过9的位必须通过减的位必须通过减10或加或加6加以调整。加以调整。因此因此BCD码相加时，其和有需要调整和不需要调整码相加时，其和有需要调整和不需要调整两种情况：两种情况：一种和数为一种和数为0-9，不需要调整；，不需要调整；另一种和数为另一种和数为10-18，需要调整，需要调整00110100+）01111100+）01101 00100111+）01011100非非BCD码码需要调整需要调整图为一位图为一位BCD码并行加法器逻辑图。码并行加法器逻辑图。门门G1、G2、G3用来用来产生加产生加6的控制信的控制信号。当门号。当门G1、G2为为1时，说明时，说明“和和”输出端为输出端为10、11、12、13、14、15。当当C5为为1时，和数时，和数为为16、17、18。A4A1A3A2S4S3S2S1FAB4C4FAB1C1FAB3C3FAB2C2G1G21FAHAC5G3C5